파워MOSFET의트러블대책

4. 파워MOSFET의트러블대책

파워 MOSFET는 파워 회로의 최종출력단에 사용되는 경 우가 많고 또 다양한 동작조건이나 환경조건에서 취급되기 때문에 종종 예기치 않았던 곳에서 소자가 파괴되어 문제에 직면하는 경우가 있다.
여기에서는 파워 MOSFET를 능숙하게 사용하기 위해 알 아두어야 할 기본적인 파괴 메커니즘의 지식을 익히고 또 발 열이나 파괴 등의 트러블을 가능한 한 피하는데 그 목표를 둔다.

파워 MOSFET의 파괴 모드

표 1에 파워 MOSFET가 사용되고 있는 주요 응용분야와 그 용도에서 예상되는 파괴 모드의 관련성을 나타낸다. 




파워MOSFET의 파괴 모드는 크게 5가지 모드로 나눌 수 있다.

1. 애벌란시 파괴(과전압) 모드
소자의 최대정격 VDSS를 초과하는 서지 전압이 드레인-소 스 사이에 인가되고 다시 항복전압 V(BR) DSS 영역까지 도달하 여 어떤 일정한 에너지(온도, 전류, dv/dt) 이상의 조건에 도 달함으로써 파괴되는 현상이다.

2. ASO(Area of Safe Operation) 파괴
소자의 최대정격인 드레인 전류 Id, 드레인-소스간 전압 VDSS, 허용 채널 손실 Pch를 초과하여 과전류, 과전압 그리고 과전력에 의해 안전동작 영역을 오버하고 열적인 요인으로 파 괴되는 현상을 말한다. 발열의 요인이 되는 특성이나 동작으로 는 다음과 같이 연속적인 것과 과도적인 것으로 나눌 수 있다.
(1) 연속적인 것
① 활성영역(아날로그 동작)에서의 직류전력 또는 어떤 일 정한 듀티에서 연속된 펄스 전력의 인가에 의한 발열
② on 저항 RDS(on)에 의한 손실(특히 온도상승에 의해 그 손실이 허용방열 전력용량을 초과했을 경우)
③ 드레인-소스간의 리크 전류 IDSS에 의한 손실(특히 자립 방열 핀이 없는 실장조건에서 고온동작으로 사용하는 경우. 단, 일반적으로 다른 손실에 비해 매우 작다)
(2) 과도적인 것
① 펄스적인 과전력(원숏 펄스 ASO 파괴)
→ 온도의존성 있음
② 부하단락에 의한 과전력(부하단락 ASO 파괴)
→ 온도의존성 있음
③ 스위칭 손실(턴 on, 턴 OFF 시)
→ 동작주파수에 의존
④ 내장 다이오드의 역 회복시간 trr에 의한 손실
→ 온도와 동작주파수에 의존(풀 브리지, 3상 브리지 회 로에서 상/하 소자의 암 단락손실)

3. 내장 다이오드 파괴
내장 다이오드의 전압이 역 회복 시 파워 MOSFET의 기 생 바이폴러 트랜지스터를 동작시켜 파괴돼버리는 현상이다. 상세한 내용은 후술한다.

4. 기생발진에 의한 파괴
주로 회로의 기생 인덕턴스(게이트, 소스, 부하 드레인과 각 회로와의 접속간 인덕턴스에 의해 발생하는 것)에 의해 발 진한 진동전압이 정귀환이나 게이트 오버슈트 전압 등을 야 기하여 파괴하는 현상이다. 상세한 내용은 후술한다.

5. 정전파괴(게이트 서지 등에 의한 과전압)
파워 MOSFET의 게이트-소스 사이에 외부회로로부터 서 지 전압 등이 인가되어 파괴되는 게이트 과전압 파괴와, 취급 시(인체나 실장공정, 측정장치에서의 대전물로부터) 정전기 에 의한 게이트 파괴 ESD(Electro Static Discharge)가 있 다. 게이트 파괴 제품은 파괴 후 특성에 따라서 동작돼버린다 는 문제가 있다. 상세한 내용은 후술한다.
실제로 파워 MOSFET를 사용하는 경우에는 이상과 같은 파괴의 트리거로 되는 요인이 여러 개 얽혀있다. 따라서 어떤 용도로 동작되는 경우, 이들의 파괴 모드에 대해 미리 주의해 야 할 것인지, 즉 최적의 소자를 선정하여 회로상수나 실장 시 어떻게 주의해야할 것인지가 회로설계 단계에서 중요하다.



애벌란시 파괴란, 유도부하에서 스위칭 동작 턴 OFF 시 발 생하는 플라이백 전압, 드레인 부하의 기생 인덕턴스에 의한 스파이크 전압이 파워 MOSFET의 드레인 소스 정격전압을 초과하여 브레이크다운 영역으로 들어가 파괴하는 현상이다.

애벌란시 파괴 내량의 측정회로와 파형

그림 1에 애벌란시 파괴 내량의 측정회로와 그 동작파형,애벌란시 에너지의 계산식을 나타낸다. 



그림에 나타난 전압 파형의 기간 ta를 애벌란시 기간이라 정의하고 있다. 예를 들 어 서지 전압이 발생하고 그 피크 전압 Vds(peak)가,
VDSS(최대정격)〈Vds(peak)〈V(BR) DSS
인 범위에서는 이른바 정격전압 오버라도 애벌란시 항복에는 이르지 않는 영역에 있다. 이러한 동작영역에서는 실제로 소 자의 실력내압 V(BR) DSS에 의해 애벌란시 영역으로 들어가는 것과 그렇지 않은 것이 있을 수 있지만, 소자 선정에 있어서 는 애벌란시 내량 보증 제품의 사용을 권장한다.
애벌란시 내량 보증 제품은 애벌란시 전류정격 IAP, 애벌란 시 에너지값 EAR을 규정한다. EAR은 다음과 같은 식으로 나 타낸다.

L 부하에 의한 에너지로서는 일반적으로 E＝(1/2)LI2이 있지만 이 식에서 제시된 바와 같이 [ ] 안의 항이 추가된다. 이 의미는, 같은 에너지 내량의 소자라도 사용하는 전원전압 VDD에 따라 그 애벌란시 전류 IAP의 값이 변한다는 뜻이다. 예를 들어 V(BR) DSS＝550V인 고내압 소자에서 전원전압 VDD 가 VDD1＝50V와 VDD2＝350V인 경우, [ ] 안의 값은 전자의 조건에서 1.1이지만 후자는 2.75와 2.5배의 에너지로 된다. 이것을 애벌란시 전류 IAP에서 보았을 경우, 다음과 같이 약 37% 이하의 값으로 딜레이팅 D를 가져야 한다.

여기서, D：딜레이팅 계수
하나의 예로, L＝1mH, V(BR) DSS＝550V, VDD1＝50V인 조 건에서 IAP＝10A를 보증(EAR＝22mJ)하고 있는 디바이스를, 실사용 조건에서 VDD2＝350V로 응용하는 경우 IAP는 6.3A 이하에서 사용해야 한다.
또 애벌란시상태에서의 피크 채널 온도 Tch(peak)는 정격의 채널 온도 Tch max.(〈150℃) 내에서 사용해야 한다. 그 채널 온도 Tch(peak)의 계산 예를 후술한다.

애벌란시 파괴 요인의 구분

애벌란시 파괴 내량값을 좌우하는 요인으로는 그림 2와 같이 3가지를 들 수 있다.



1. 애벌란시 전류값 IAP 정격에 의한 제한
일반 동작전류 ID 정격과 마찬가지로 애벌란시 내량 보증 제품도 애벌란시 동작 시의 정격전류 IAP에 의한 제한이 있다.

2. 애벌란시 시의 채널 온도 Tch 오버에 의한 제한
통상적인 동작과 마찬가지로 애벌란시 동작 시의 채널 온 도 Tch max.는 150℃가 된다. 따라서 on 저항이나 스위칭 손 실 등으로 Tch＝15℃에 근접되어 있는 경우에는 애벌란시 동 작으로 사용할 수 없다는 의미이다.

3. 애벌란시 시의 dv/dt에 의한 제한
애벌란시 내량의 파괴값은 dv/dt를 크고 급하게 할 경우 저하하는 영역이 나온다. 이에 관해서는 후술한다.

애벌란시 파괴전류와 에너지값

그림 3은 고내압 500V급의 소자 2SK1168(르네사스테크놀러지)에 관하여 애벌란시 파괴전류 IAP와 애벌란시 파괴 시 의 에너지 EAR이 부하 인덕턴스 L의 값에 따라 어떻게 달라지는가를 실제 측정한 데이터이다.



인덕턴스 L의 값이 커지면 파괴전류 IAP가 저하되어 가지 만 파괴 에너지 EAR은 커지는 경향을 나타내고 있다. 따라서 애벌란시 파괴내량의 강약을 보려면 IAP와 EAR의 양면에서 검 토해야 한다.
일반적으로 인덕턴스 L의 값이 작고 파괴 에너지의 값 EAR 이 큰 소자를 애벌란시 내량이 강한 소자라 할 수 있을 것이다.

애벌란시 파괴전류와 dv/dt내량

그림 4는 애벌란시 파괴전류 IAP의 dv/dt내량 의존성을 실제 측정한 값이다. 



파워 MOSFET는 지난달에 게재된 제3장 그림 1의 등가회로에서 알 수 있듯이, 드레인-소스간에 기생 바이폴러 트랜지스터가 형성되어 있다.
dv/dt를 급하게 하면 출력용량 Cds를 통하여 과도적인 전 류가 흐르고, 등가회로에서 Rb의 과도적인 피크 전압이 VBE(on)＝약 0.6V를 초과하면 기생 바이폴러 트랜지스터가 on하기 때문에 파괴내량의 저하를 초래한다. 그림 4에 나타 난 실제 측정 데이터의 예에서는 dv/dt.10V/ns가 안전영역 에서의 동작범위라 할 수 있다. 단, 이 dv/dt 내량은 개별적 으로 제품에 따라 다르다.

애벌란시 내량 보증 제품의 간단한 판정방법

여기서는 애벌란시 내량 보증 제품 2SK2869(르네사스테 크놀러지)를 실제로 사용했을 경우, 그 보증 내인가의 여부를 판정하기 위한 방법을 간단히 설명한다. 그림 5에 실제 애벌란시 동작파형을 나타낸다.



1. 애벌란시 동작이 원숏 펄스인 경우
(1) 애벌란시 전류 IAP가 애벌란시 보증 전류정격 IAP max.범위 내에 있는지 확인
그림 6의 애벌란시 내량 보증값과 파괴전류값(IAP－L의존성)에서 L＝5mH인 조건에서의 IAP max.는 7.5Amax.이고 그림 5에 나타난 파형의 4A는 보증 내이다.



(2) 애벌란시 동작 시의 채널 온도 Tch가 정격 Tch max.〈150℃ 이내의 범위에 있는지 확인
애벌란시 동작 시의 채널 온도 Tch max.를 산출하기 위해서 는 애벌란시 동작 바로 전의 스타트 채널 온도 T(S) ch(주위온 도 TA 또는 케이스 온도 TC에, on 저항손실이나 스위칭 손 실에 의한 온도상승을 더한 온도)를 산출해야 하지만 여기서 는 T(S) ch＝60℃라 가정하여 계산했다. 또 dv/dt는 안전동작 범위 내에서의 사용을 전제조건으로 했다. 애벌란시 동작 시 의 채널 온도 Tch는 식 (1)과 같다.
Tch＝T(S) ch＋Pchθch－C(t)
＝T(S) ch＋{(1/2)V(BR) DSSIAPθch－C(t)}.............(1)
θch－C(t)는 과도 열저항이며 데이터 시트의 과도 열저항 특 성에서 산출한다. 애벌란시 기간 ta＝400㎲의 과도 열저항은, θch－C(t＝400㎲)＝γs (t)×θch－C＝0.08×4.17＝0.3336℃/W로 된다. 따라서 각 수치를 식 (1)에 대입하면 채널 온도 Tch는,
Tch＝60＋(1/2)×80×4×0.3336＝113.4℃
로 되어 정격 Tchmax.〈150℃의 보증범위 내라 판정할 수 있다.

2. 애벌란시 동작이 연속반복인 경우
애벌란시 동작이 연속반복인 경우는 기본적으로 애벌란시 전류 IAP와 채널 온도 Tch의 2점을 기준으로 보증하고 있다.
(1) 반복 애벌란시 동작 시의 채널 온도
그림 7에 반복 애벌란시 동작의 채널 온도 구성을 나타낸다. 



그림과 같이 파워 MOSFET의 채널 온도 Tch는‘주위온도 TA 또는 케이스 온도 TC’(ⓐ부), ‘ON 저항 RDS(on) 손실에 의 한 온도상승 ΔTch(R)’(ⓑ부), ‘애벌란시 동작손실에 의한 온도 상승 ΔTch(AV)’(ⓒ부)의 3가지로 크게 나눌 수 있다. 이들의 토털 채널 온도는 최대정격인 채널 온도 보증값의 150℃ 이내 라는 것을 확인한다.
(2) 스타트 채널 온도 T(S)ch 확인
앞서 설명한 채널 온도 구성 중 ⓐ부의 TA 또는 TC와 ⓑ부 의 ΔTch(R)를 추가한 온도를 스타트 채널 온도 T(S) ch로 규정 한다. 이 온도는 애벌란시 전류의 딜레이팅 등에도 관계되므 로 가능한 한 확실히 구해야 한다. 이 채널 온도는 전술한 원 숏 펄스 동작 또는 연속동작에서도 필요하다.
(3) 인덕턴스 L-애벌란시 전류 보증범위(그림 6 참조)
그림 6의 그래프를 볼 때, T(S) ch＝25℃에서 실제 사용되는 인덕턴스값에 대한 애벌란시 전류 보증범위를 확인할 수 있다.
(4) 스타트 채널 온도와 애벌란시 전류 딜레이팅률
애벌란시 전류 사용범위 IAP는 채널 온도 Tch max.＝150℃ 이내에서 사용해야 하기 때문에 스타트 채널 온도에 따라 바 뀐다. 즉, 스타트 채널 온도(주위온도 TA, 케이스 온도 TC, on 저항손실 조건)에 따라 딜레이팅을 취해야 한다.
연속 애벌란시 동작 시의 토털 채널 온도 Tch max.는 파워 MOSFET의 케이스 온도 TC를 기준으로 할 경우, 그림 8의 계산식으로 산출할 수 있다. 



케이스 온도 TC가 아닌 주위온도 TA로 계산할 경우에는 계산식 가운데의 직류 열저항 θch-C 대 신에‘실장상태에서의 토털 열저항 θch-A’를 사용한다. 따라서 실제 실장기판이나 방열 핀에 설치한 상태에서의 저항 특성 데이터 θch-A를 알아야 한다.
θch-A＝θch-C＋(θI＋θC)＋θ
여기서, θI：절연 시트의 열저항[℃/W], θC：접촉 열저항 [℃/W], θF：방열 핀의 열저항[℃/W]
전술한 계산식을 사용하여 산출한 반복 애벌란시 동작의 채널 온도 Tch max.의 계산 결과(발췌)를 표 2에 나타낸다.



2SK2869에서 그림 5의 애벌란시 동작파형 IAP＝4A, ta＝ 400㎲가 반복 동작됐을 경우를 전제로 하여 몇 가지 조건에 서 애벌란시 동작 시의 채널 온도 Tchmax.를 산출해 보았다. 반복주기 T＝10ms(f＝100Hz)의 조건에서 케이스 온도 TC＝60℃인 경우, 전술한 원숏 펄스의 Tch＝113.4℃에 대해 138.1℃(보증 내)로 되어(표의 No.4) IAP＝4.6A일 때 Tch 정 격 150℃(표의 No.6)에 도달한다. TC＝80℃인 조건에서는 다시 딜레이팅을 취하여 약 3.6A 이하(표의 No.17)로 억제해 야 한다. 또 반복주기가 변화되었을 경우, T≒7ms( f≒ 150Hz)로 되면 Tch max.(150℃)에 도달하게 된다(표의 No.26). 단, 실제로 보증값을 검토하는 경우, 그 밖의 조건인 dv/dt, 개별적인 소자의 V(BR) DSS 분산에 의해 종합적인 면에 서 마진을 취하고 또 계산값보다도 보증값이 작은 경우 등도 있기 때문에 메이커에 확인해야 할 것이다.

애벌란시 파괴의 대책방법

그림 9에 애벌란시 파괴에 대한 대책(서지 전압을 억제하는) 방법을 나타낸다. 



애벌란시 파괴되면 각 드레인, 소스, 게 이트 전극 사이가 쇼트된다. 파괴 후에 테스터 등으로 측정하 여 드레인-소스 사이가 오픈되어 있는 것은 파괴 직후에 소스 와이어가 용단되어 오픈으로 보이는 것이며, 분해 조사하면 칩 자체의 특성은 쇼트되어 있다. 서지 전압을 억제하는 대책 으로는 기본적으로 다음과 같은 3가지를 들 수 있다.
① 주 전류경로인 전원전압~부하, 부하와 드레인 단자간, 서지 흡수 다이오드~드레인 단자간, 소스와 그라운드 간의 배선(패턴)을 짧게 그리고 굵게 하여 기생 인덕턴 스 Ld, Ls가 매우 작아지도록 실장한다.
② 실장배선 등의 기생 인덕턴스를 제로로 하는 것은 불가 능하므로 서지 전압을 억제하기 위해 게이트 직렬 외장 저항 RG를 삽입하고 턴 오프 시의 dv/dt를 억제한다. 병렬접속일 때에는 각 소자에 각각 삽입하는 것이 중요 하다(상세한 내용은 후술한다).
게이트 저항 RG를 수백Ω으로 크게 하면 효과가 있지만 턴 오프의 스위칭 손실 증대나 병렬접속 시의 과도전류 밸런스가 악화되기 쉬워지므로 이러한 점들을 고려하여 저항값을 설정한다.
③ 드레인-소스 단자 사이에 CR 스너버나 서지 흡수 다이 오드를 삽입할 때에는 접속하는 배선도 굵고 짧게 실장 해야 효과가 있다. 가능한 한 파워 MOSFET의 드레인, 소스 단자간에 직결하도록 한다.



ASO 파괴란 통상적인 동작에서는 발생하지 않는 부하의 단락이나 어떠한 요인으로 인해 게이트 구동전압이 언더 드 라이브 조건으로 되고 완전히 on상태의 영역에서 벗어나 어 떤 전압이 드레인-소스간에 인가된 상태에서 연속동작으로 들어가며 국부적인 발열을 일으켜 단시간 내에 열파괴되는 현상이다.
또 고주파의 반복동작이나 병렬접속 시의 열적 언매치, 그 리고 방열설계에 적절한 마진이 없기 때문에 열 폭주하여 파 괴에 이르는 모드 등을 상정할 수 있다.

ASO 파괴의 대책방법

그림 10에 ASO 파괴와 그 대책을 나타낸다. 



대책 포인트는 다음의 3가지이다.
① 대책 1：순방향 바이어스 ASO(안전 동작영역) 보증 내 인가, 또 그 온도 딜레이팅은 충분히 잡혀 있는가(상세 한 내용은 지난달 본지에 게재된 제3장 참조).
② 대책 2：적절한 여유도를 부여하여 방열설계를 실행한 다(상세한 내용은 후술한다).
③ 대책 3：회로의 사용기기, 여러 조건 중에서 부하단락 이 상정되는 경우에는 과전류 보호회로가 필요하다.
여기서는‘대책 3’에 관하여 설명한다.

1. 회로의 사용기기, 여러 조건 중 부하단락이 상정되는 경우 과전류 보호회로 필요
회로의 동작전류값이 규정된 드레인 전류 이상으로 되면 Rs[Rs가 손실로 되므로 삽입하지 않는 경우에는 파워 MOSFET의 on 저항 RDS(on)]의 전압강하를 검출, 보호회로의 Tr1 을 R2 → R1 → R3를 통해 on시키고 메인 파워 MOSFET의 게이트-소스간 전압을(Vth의 온도계수를 고려한) Vth min. 이 하의 전압으로 확보하여 턴 오프시킨다.
이 경우, 턴 오프의 시상수인 R3의 값은 통상적인 스위칭 시간의 턴 오프 시상수를 결정하는 R1보다 큰 값으로 하여 과 전류 차단보호 시 서지 전압이 발생하지 않도록 해야 한다. 또 하나의 방법으로는, Tr1의 게이트 저항 rg에 의해 Tr1 의 차단 스피드를 소프트웨어로 제어하는 방법도 있다. 왜냐하 면 부하단락 시의 전류는 통상적일 때에 비해 수배~10배에 도달하므로 V(surge)＝L di/dt에 의해 기생 인덕턴스에 의한 서 지 전압이 더욱 커질 것이 염려되기 때문이다.
정상 동작 시의 파워 MOSFET의 게이트-소스 구동전압 VGS는 식 (1)로 나타낸다. 단, 식 가운데 R1, R2, R3 각 저항 값의 단위는 (㏀)으로 한다.

VGS는 파워 MOSFET가 on 저항영역에서 동작하는 전압 으로 설정한다. 또 과전류 보호차단 시의 게이트 유지전압 VGS(cutoff)는 식 (2)로 나타낸다.

이 게이트 유지전압 VGS(cutoff)는 파워 MOSFET의 게이트- 소스 차단전압 VGS(off) 규격의 최소값 이하로 확보한다. 그리 고 Vth의 부의 온도특성(α＝－5m~7mV)을 염두에 둔다. 특히 부하단락 시에는 과전력에 의해 상당히 높은 채널 온 도상승으로 된다. 이 전압이 규정값 이하로 유지되지 않으면 게이트 구동이 OFF되어 있는데도 불구하고 OFF되지 않아 약간의 전류가 흐르며,
온도상승 → Vth 저하 → 전류증가 → Vth 저하
에 의해 전류가 증대되어 최악의 경우 파괴에 이를 가능성도 있다.
또 드라이브 회로의 Vout(off)도 마찬가지로 회로설계 상의 배려가 필요하다.

순방향 바이어스 ASO

그림 11에 순방향 바이어스 ASO도와 온도 딜레이팅을 나타낸다. 



여기서는 ASO의 온도 딜레이팅 방법에 관하여 설명 한다. 하나의 예로서 tPW＝10㎲, TC＝75℃의 딜레이팅에 대 해 알아본다.
먼저 Tc＝25℃의 보증값을 확인한다. 그림 11(a)에서 PD(TC＝25℃)＝1,500W(＝Vds×Id＝50V×30A)의 전력 라인으로 된다. 그리고 TC＝75℃의 딜레이팅률은 그림 11(b) 에서 D＝60%이므로,
PD(TC＝75℃)＝PD(TC＝25℃)×0.6
＝1,500×0.6＝900W
로 된다. ASO도에서는 그림에서 tPW＝10㎲, TC＝75℃의 라 인으로 나타난 영역이 된다.

부하단락 내량과 그 대책

그림 12에 파워 MOSFET의 부하단락 내량과 과전류 보호차단 시의 주의점을 나타낸다.



파워 MOSFET를 모터 구동회로에 응용했을 경우, 만일에 부하가 단락돼도 과전류 보호회로가 동작할 때까지는 파괴되 지 않고 견딜 수 있어야 한다. 이 경우, 다음과 같은 점에 주 의하여 회로를 설계한다.

1. 과전류 보호 검지시간은 파괴시간의 1/2~1/3 이하 로 설정
부하단락 내량은 그림 12와 같이, 사용하는 전원전압 VDD(≒VDS)에 의존하며 VDS가 커질수록 부하단락에 의해 인 가되는 전력 PS[＝VDSID(s)]가 커지므로 단시간에 파괴된다. 이 파괴시간은 제품에 따라 다르지만 부하단락 시의 과전 류 보호 검지시간은 파괴시간의 1/2~1/3 이하에서 동작하 도록 설정한다. 그림에서 2SK1518, 2SK1522인 경우 10㎲ ~15㎲ 이하로 설정하면 안전하다고 할 수 있다.

2. 기생 인덕턴스에 의해 발생하는 서지 전압에 주의
부하 단락했을 경우, 제품에 따라 다르긴 하지만 정상 동작 전류의 5배~10배 이상의 단락전류가 흘러 이것을 차단하게 된다. 일반적으로 단락전류는 저Ron, 고gm 특성의 고성능 소 자로 될수록 커지는 경향이다. 따라서 인가되는 전력이 커지기 때문에 부하단락 내량은 저하된다. 여기서 주의해야 할 점 은 과전류 차단 시 부하의 기생 인덕턴스에 의해 발생하는 서 지 전압이다. 그 모습을 그림 12의 파형으로 나타낸다. 이 차 단 시의 과전류에서 소자의 내압이 브레이크 다운인 경우에 는 애벌란시 내량 보증 제품이라도 견딜 수 없으므로 서지 전 압은 소자의 내압정격 VDSS 이하로 억제해야 한다. 이를 위한 주의 사항에 관해서는 전술한 내용에 따른다.

방열설계

파워 디바이스를 방열 실장설계하는 경우, 다양한 환경 조 건에서 어떻게 효율적으로 방열시킬 것인가 하는 냉각기술이 중요하다. 그리고 어떻게 책상에서 효율적으로 열 계산을 할 수 있는가 하는 점도 중요하다.
여기서는 파워 MOSFET를 몇 가지의 조건으로 실장했을 경우를 예로 들고, 그러한 동작조건에서의 채널 온도 Tch를 책상에서 계산하는 방법에 관해 설명한다.
다음과 같은 동작조건, 방열판이나 실장조건을 바탕으로 2SK1170(500V/20A, RDS(on)＝0.27Ωmax., TO-3P, 르네사 스테크놀러지)을 사용하고 설계목표 채널 온도 Tch.120℃ 로 했을 경우에 대해 설명한다.

1. 동작조건
.주위온도 TA＝50℃
.동작전류 ID＝8A, 10A의 2조건
.tPW＝10㎲, 듀티：50%max.(f＝50kHz 동작)
.스위칭 손실 Ptf＝500W, tf＝0.2㎲(여기서 ton 손실은 생략)
설계목표：Tch.120℃로 한다

2. 방열판 사양
.열저항 θF의 3종류
θF＝0.5℃/W ...................(Ⅰ)
θF＝1.0℃/W ...................(Ⅱ)
θF＝1.5℃/W ...................(Ⅲ)

3. 실장방법
.마이카판 사용, 실리콘 그리스 있음
θI＋θC＝0.8℃/W
여기서, θI：마이카 열저항[℃/W], θC：접촉 열저항[℃/W]

이 방법은 먼저‘(1) 각 방열 실장조건의 허용손실 특성’을 계산한다. 그리고‘(2) 파워 MOSFET의 채널 온도상승에 의한 소비전력 PD 특성’을 계산한다.
파워 MOSFET의 on 저항 RDS(on)는 정(＋)의 온도의존성 을 가지며 PD는 온도와 함께 곡선적으로 증가하고 있다. (1), (2)를 각각 계산한 특성함수가 겹쳐지는 교차점이, 구하는 열 적 포화상태에서의 파워 MOSFET의 채널 온도 Tch로 된다. 그림 13에 계산결과를 바탕으로 한 채널 온도 Tch, 소비전력 그래프 및 작도 방법을 나타낸다.



파워 MOSFET의 소비전력 PD의 계산은 표 3과 같이 횡축에 on 저항의 온도계수 α(Tch＝25℃를 기준으로 1로 했을때의 계수)를 개별 제품의 데이터 시트 Ron-TC 특성에서 판 독, 그 값을 넣어 둔다. 



이렇게 해서 그림 13의 채널 온도 Tch 와 소비전력 PD의 그림을 작성한다. 먼저 (1)의 각 방열조건 에서의 허용손실 특성을 작도한다. 주위온도 TA＝50℃로 했 으므로 ( Tch＝50℃에서는 방열손실이 0W로 되기 때문) Tch＝50℃를 기점으로 하여 3종류의 방열판을 사용했을 때 각각의 허용손실 특성을 그릴 수 있다. 다음에 표 3에서 계산 한 파워 MOSFET의 소비전력 특성(ID＝8A, 10A일 때)을 그려 완성시킨다. 표 4에‘방열설계의 계산결과 Tch-PD 그래프의 고찰과 대응’에 관해 보는 방식과 내용을 설명한다.



그림 13에서 특히 (1)의 방열 허용손실 특성과 (2)의 파워 MOSFET 소비전력 특성의 교차가 없을 경우는 열적 언매치 에 의해 열 폭주하여 파괴에 이른다.
또 하나 주의해야 할 점은, 예를 들어 ⓐ점의 주위온도 TA＝50℃의 조건이 가령 75℃로 ΔTA＝25℃ 상승했을 경 우, (Ⅰ)의 방열판 사용, ID＝8A 조건에서의 채널 온도는 그 림과 같이 ΔTch＝37℃로 12℃ 높아진다.
ID＝10A 조건에서는 그것이 다시 ΔTch≒50℃로, 채널 온 도상승이 2배 될 수 있다. (Ⅲ)의 방열판 사용 조건에서는 그 차이가 다시 커지고 ⓔ점의 Tch＝130℃ → 160℃ 이상으로 되어 최대정격 채널 온도 150℃를 넘어버린다.
발열은 제3장에서 기술한 바와 같이 on 저항뿐만 아니라 그 밖의 특성에도 다양한 영향을 미친다. 또 엄밀하게 말하면 ②의 손실에는 온도의존성이 큰 드레인-소스간 리크 전류 IDSS의 손실도 OFF 기간에 인가되어야 하지만 다른 손실에 비해 너무 작으므로 여기서는 무시하고 있다. 때문에 방열설계 시에는 주위온도가 최악이라 상정했을 경우에도 적절한 마진을 취한 여유 있는 설계가 필요하다.
그림 14에 Tch-PD도의 그 밖의 활용법과 주의사항에 대해 나타낸다. 



이 그림에서 제시되고 있는 바와 같이, 과도 열저 항 특성 θch-C(t)를 사용하여 계산하면 과도 시의 채널 온도를 그래프에서 판독할 수도 있다.
또 표 5에(표 4에서 계산하는) on 저항손실이나 스위칭 손실을 산출할 때의 각종 파형에서의 손실계산식을 나타낸다.



표 5의 인덕턴스 부하에서는 이 그림의 파형을 전제로 산출 하고 있으므로‘턴 on 손실은 매우 작아 무시’라 기술하고 있 지만 인버터와 같은 용도에서는 역 회복시간 trr에 의한 턴 on 손실이 커진다. 그것은 여기에 나타난 파형과 완전히 달라지므 로 사용하는 응용기기의 파형에서 각각 손실을 구해야 한다.



내장 다이오드 파괴는 파워 MOSFET의 소스-드레인 사이 의 기생 다이오드를 적극적으로 사용하는 응용기기에서 발생 하는 파괴현상이다. 주로 모터 구동회로, UPS 등의 풀 브리 지 회로에서 사용되는 DC-AC 인버터 회로가 대상이지만 스 위칭 전원의 풀 브리지 회로나 하프 브리지 회로, 공진회로방 식 등의 응용기기에서도 애브노멀 동작(통상적인 동작에서는 있을 수 없는 동작 모드)에서 가끔 볼 수 있는 경우가 있다. 내장 다이오드 파괴는 이와 같이 대상이 한정되고 주로 내 압 250V 이상의 소자가 대상이다. 또 이 파괴 메커니즘은 이 미 해명되고 있으며 최근의 디바이스에는 그 대책이 소자구조 설계에 적용되고 있으므로 파괴내량은(그림 18과 같이) 개선되고 있다. 응용면에서 고려하면, 전술한 용도 중에서도 내장 다이오드를 정상동작에서 사용하는 모터 구동회로나 UPS 용도에서는 내장 다이오드가 고속(역 회복시간 trr이 짧 은) 타입인 디바이스가 필요해진다.
풀 브리지 등에서 사용되는 스위칭 전원에서는 정상동작을 고려했을 경우 그 필요성은 없지만 다양한 조건을 검토하는 데 이러한 동작이 순간적이라도 일어날 수 있다면 내장 다이 오드가 고속 타입인 디바이스를 선정하는 편이 파괴에 대한 마진을 얻을 수 있다.
또 저내압 100V 이하의 소자에서는 사용 전원전압도 낮으 므로 이 파괴 모드에 관해서는 거의 문제가 없다.

내장 다이오드의 파괴 메커니즘

그림 15에 모터 구동회로의 풀 브리지 회로와 파워 MOSFET의 동작파형을 나타낸다. 



이 회로는 파워 MOSFET의 Tr1, Tr4가 동작하고 있는 상태이다. Tr1의 PWM 제어기간 중, Tr4는 항상 on되어 있다.
지금 Tr1의 드레인 전류 ID1이 흐르고, 다음에 턴 오프하면 모터의 인덕턴스 L에 의해 회생전류 IF가 Tr2 의 내장 다이오 드를 통하여 흐른다. 이 상태에서 다시 Tr1이 턴 온하면 Tr2내장 다이오드의 역 회복시간 trr의 영향에 의해 이 기간동안 Tr1과 Tr2 는 도통상태로 되며 단락전류 irr이 흐른다. 이 전류 irr이 회복되는 동시에 Tr2의 내장 다이오드의 전압 VDS도 회 복된다.
그림 16에 내장 다이오드의 파괴 메커니즘을 나타낸다. 



이 현상은 내장 다이오드의 전압이 회복되는 기간인 그림 16의 B부에서 발생한다. 드레인-소스간 전압 VDS가 dv/dt로 급하 게 상승하면 용량 Cds를 통하여 과도적인 전류가 흐르고, Rb 의 전압이 기생 바이폴러 트랜지스터 Q1의 VBE(on)＝ 0.6~0.7V를 넘으면 여러 개 병렬로 접속되어 있는 일부 셀 의 기생 바이폴러 트랜지스터가 동작, 파워 MOSFET가 파 괴된다는 것이다. 그 파괴의 순간을 사진 1에 나타낸다.



특히 게이트 전극 바로 아래에는 큰 내장 다이오드가 형성 돼버리므로 이 주변의 셀에 다이오드의 리커버리 전류가 집 중되기 쉬워지는 것이라 상정하고 있다.

회로에 의한 대책 예

그림 17에 내장 다이오드 파괴의 대책 예를 나타낸다.



대책으로는 크게 3가지를 들 수 있지만 모두 다이오드 리커버리 시의 dv/dt를 억제한다는 점은 공통적이다.
(1)의 방법은 제어 측 소자의 게이트 직렬 외장 저항 RG에 서 dv/dt를 억제하는 방법이다. 턴 오프의 손실을 저감하기 위해 RG에 다이오드 등을 병렬로 접속하는 경우가 있다. (2)의 방법은 주 전류회로의 기생 인덕턴스 Ls를 저감하는 방법이다. Ls는 Vds＝Ls(dirr/dtb)에 의해 내장 다이오드의 리 커버리 시 dv/dt를 크게 하는 요인이 되기 때문이다. 심각한 경우에는 서지 전압을 유기(誘起)시켜 애벌란시상태로 들어 갈 수도 있으므로 주의를 요한다. 기생 인덕턴스는 전술한 애 벌란시 파괴나 후술하는 기생발진 등에서도 문제를 일으키는 트리거 요인이 되기 때문에(이것을 어떤 목적으로 사용하는 경우 외에는) 극히 작게 억제하는 것이 중요하다.
(3)의 방법은 드레인-소스간에 CR 스너버 회로를 삽입하 여 dv/dt를 억제하는 방법이다. 이 경우, 스너버 회로에서의 손실이 발생한다. (1), (2)의 대책으로도 충분하지 않은(리커 버리 시의 서지 전압이 제거되지 않는 등) 경우에 시행하면 될 것이다.
그림 18에 참고 데이터로서 내장 다이오드 파괴내량(500V/10A 클래스의 예)의 실력값을 나타낸다. 



이 측정은 그림 15의 회로동작과 같은 상정으로, Tr2를 측정소자로 하 여 내장 다이오드에 전류 IF를 흘리고 그 상태에서 Tr1의 게 이트에 짧은 펄스 폭을 1~2 쇼트 인가하여 파괴전류를 측정 한 것이다. 이 파괴내량은 전원전압 VDD(높은 쪽이 내량은 저 하되는 경향)나 온도에 의해서도 변하게 된다. 그림과 같이, 고속 다이오드 제품은 파괴에 대한 마진이 높다는 것을 알 수 있다. 이 데이터에서의 dv/dt, di/dt와 파괴의 관계가 모든디바이스나 메이커에 꼭 들어맞는 것은 아니지만 사용할 때 의 기준으로는 경험적 사실로 도움이 될 것이다.



파워 MOSFET를 병렬접속으로 사용했을 때, 게이트 직렬 외장 저항 RG를 삽입하지 않고 MOSFET 드라이버를 직결하 면 게이트 구동파형의 on/OFF 시 진동파형이 발생한다. 이 진동파형은 드레인-소스간 전압이 고속으로 스위칭할 때 게이트-드레인간 용량, 게이트 기생 인덕턴스, 게이트 저 항으로 구성되는 직렬 공진회로에 영향을 준다.
공진조건이 성립되었을 경우, 게이트-소스간 전압에는 구 동전압보다 훨씬 큰 진동전압이 발생하며 게이트 내압정격 오버로 되면 게이트 과전압 파괴 트러블이 발생한다.
또 드레인 전압이 급하게 변화하여 피크 진동전압이 게이 트-드레인간 용량을 통해 게이트-소스간 전압에 중첩되어 정 귀환되면 오동작에 의한 발진파괴를 일으키는 경우가 있다.

기생발진 메커니즘

그림 19에 파워 MOSFET의 병렬 등가회로와 기생발진(진동)의 메커니즘을 나타낸다. 



전술한 바와 같이 파워 MOSFET에 게이트 직렬 외장 저항 RG 없이 병렬 접속했을 경우, 게이트에 기생발진파형을 볼 수 있다.
이 진동파형은 드레인-소스간 전압 Vds가 고속으로 스위칭 할 때, 특히 턴 오프 시 부하의 배선 인덕턴스 Ld에 의한 진동 전압 Vds(peak)가 게이트-드레인간 용량 Cgd(Crss)를 통해 게이 트 기생 인덕턴스(Lg＋Lp)와 게이트 저항(RG＋Rg)의 직렬 공 진회로로 되어 영향을 준다. 여기서 Lp는 배선 인덕턴스이다. 대전류/고속 타입의 파워 MOSFET 게이트 내부저항 Rg는 1~2Ω 이하로 매우 작으므로 RG가 없는 경우, 그림 20과 같이 직렬공진회로의 선택도 Q(＝( L/C)/R)가 조건에 따라 큰 값으로 된다. 



때문에 공진조건에서는 진동전압이 게이트-드레 인간, 기생 인덕턴스에 인가되어(즉, OFF 시는 MOSFET의 게이트-소스 사이에도 인가된다) 기생발진을 일으킨다. 특히 병렬접속 시에는 대전류동작이 되므로 턴 오프 시의 과도전류 밸런스가 나빠지거나 하면 하나의 MOSFET에 모든 전류가, 어떤 과도기간에 집중하여 흐르게 된다. 이 기간 은 일반적으로 수n~수십ns로 매우 짧기 때문에 파워 MOSFET의 열적인 온도상승은 작아 문제되지 않지만 드레인-소 스간의 진동전압 Vds(peak)는 이론적으로 n배(실제로는 고주파 대전류가 흐르기 때문에 표피효과에 의해 외관상 Ld가 크게 보이는 것도 예상)로 되어 그 이상 커지게 된다고 볼 수 있다.

1. 병렬접속 시에는 기생발진이 일어나기 쉽다
일반적으로 병렬접속인 쪽이 1소자동작에 비해 기생발진 이나 그에 의한 파괴가 일어나기 쉽다고 한다. 그 이유와 대 책에 대해 그림 21을 사용하여 설명한다.



본래 1소자동작뿐이라면 전술한 게이트-소스간에 인가되 는 진동전압 Vgs(r)1~Vgs(r)3는 그 상태의 값으로 논의할 수 있 지만 병렬접속인 경우에는 그림과 같이 진동전압 Vgs(r)n이 다 른 소자의 입력전압 Vin으로 된다. 그리고 공진주파수 fr일 때 에는 그 피크 전압이 다시 Q배로 증대된 것처럼 된다. 이러한 이유에서 1소자동작 시보다 병렬접속인 쪽이 발진 에 의한 트러블을 발생시키기 쉬운 환경이며 그 조건이 만들 어지기 쉽다고 할 수 있다.
또 발진방지용 외장 게이트 저항 RG에 관해서는 그림 21(a)보다(드라이버 IC 측에서의 진동전압에 효과가 있지만) (b)와 같이 각각의 게이트에 삽입하는 편이 보다 효과적이다. 그림 22는 병렬접속 시의 외장 저항 효과를 계산한 것이다.



2. 병렬접속 시 기생 인덕턴스의 영향
그림 23에 병렬접속 시 기생 인덕턴스의 영향(계산값)을나타낸다. 



게이트 기생 인덕턴스( Lg＋ Lp)가 클수록 파워 MOSFET의 게이트-소스 사이에 인가되는 공진진동전압 Vgs(r)가 커지며 VGS(peak) 전압이 게이트 내압(VGSS＝20V)을 초과해버려 파괴에 이르는 조건도 있을 수 있다는 것을 알 수 있다.
또 그림 23에서 Vgs(r)off가 그 소자의 Vth를 초과하면 본래 OFF되어 있어야 할 기간에 정귀환이 걸리고 Vth를 초과하여 Id가 흐르기 시작 → 온도상승 → Vth 저하 → 다시 전류증가 (안전 동작영역의 항에서 설명한 것처럼 VGS- Id 특성의 부 (－)의 온도특성 영역에서 동작)와 같이 on상태로 되어 OFF 기간을 유지할 수 없기 때문에 순간적으로 파괴될 가능 성도 있다.

3. 병렬접속 시의 게이트 저항 효과
그림 24에 병렬접속 시 기생 인덕턴스의 영향과 게이트 저항의 효과(계산값)를 나타낸다. 



이 그림은 Ciss＝5,000pF에 서 기생 인덕턴스 L(＝ Lp＋ Lg)이 0.2nH~30nH일 때, VGS1＝VGS2＝1.5V의 진동전압이 인가되었을 경우, 다른 소 자에 인가되는 게이트-소스간 진동전압 Vgs(r), 특히 OFF 측 의 피크 전압 Vgs(r)off가 R(＝RG＋Rg)＝0.3Ω~3Ω에 대해 어 떻게 되는가를 살펴본 것이다.
그림 24에서 알 수 있는 바와 같이 기생 인덕턴스 L이 클 수록, 게이트 저항 R이 작아질수록 진동전압 Vgs(r)는 커진다. 예를 들어 지금 백 컨버터나 풀 브리지 회로의 로우 사이드 소자를 병렬로 사용했을 때를 상정해 본다. 로직 레벨 구동소자 Vth min.＝1V의 규격품을 사용했다고 하면 Vgs(r)off의 피크 값은 1V 이하로 억제되어야 한다. 이 때 기생 인덕턴스 L이 0.5nH 존재하는 경우, R＝0.5Ω 이상, 또 L＝20nH로 되면 R＝3Ω(＝RG＋Rg) 이상이 되도록 외장 RG를 각각의 게이트 에 삽입해야 한다.
Ciss＝2,500pF의 저용량으로 되면 R＝1Ω과의 비교에서 나타난 바와 같이, 기생 인덕턴스 L은 더욱 악영향을 주게 된 다. 단, 여기서는 어디까지나 이러한 조건을 가정한 계산값으 로 논의하고 있으므로 실제로 사용하는 데 있어서는 게이트 파형이나 드레인-소스 파형을 체크하여 확인해야 한다. 디바이스가 고주파화에 대응하기 위해 저Ciss화가 요구되는 가운데 기생 인덕턴스 L은 기생발진뿐만 아니라 고주파화의 큰 저해요인이 된다. 결국 기생인덕턴스 L은 소자의 패키지 뿐만 아니라 실장배선 등에도 주의하여 극히 작게 해야 한다. 앞으로 기생 인덕턴스 L에 관한 고정밀도 시뮬레이션 기술 이 중요해질 것이다. 지금까지 기술한 기생발진 저감과 그 대 책방법을 정리하여 그림 25에 나타낸다. 



또 병렬접속 시의 주의사항으로는 주로 파워 MOSFET의 선택과 사용상 주의점, 그리고 노하우로는 다음과 같은 점을 들 수 있다.
(1) Vth[VGS(off)] 값을 갖춘다(높은 것이 베타) → OFF 시의 과도전류 밸런스 저감(Vth가 낮은 소자에 전류 집중)
(2) on 저항 RDS(on)를 갖춘다
(3) 게이트 구동전압을 충분히 인가한다(4V 구동품： VGS＝5~10V, 10V 구동품：VGS＝10~12V) → on 전류 밸런스 저감, 발열 밸런스 저감
(4) 애벌란시 동작은 가급적 피한다 → 내압이 낮은 소자에 전류 집중
특히 (4)의 애벌란시 동작은 내압이 낮은 소자에 최악의 경 우 n파라배의 애벌란시 전류가 흐르므로, 예를 들어 애벌란 시 보증품이라 해도 피해야 한다.



정전파괴란 제품 취급 및 실장 시 인체나 측정실장기기로 부터의 정전기와 외부 회로에서의 서지 및 과전압이 MOSFET의 게이트에 인가되어 파괴되는 것을 말한다. 그림 26에 정전기파괴에 대한 3가지 대책방법을 나타낸다. 



또 파괴 후의 특성은 크게 2종류로 분류되지만 이에 관해서는 후술한다.

정전파괴 후의 파괴진행 모드

그림 27에 게이트 파괴 제품의 특성 모드를 A와 B의 2종 류로 크게 나누고 그 파괴 제품이 가령 세트의 회로에 장착되 었을 경우, 어떠한 경로를 거치는가에 대해 설명한다.



1. 게이트 파괴 제품 B가 ASO 파괴에 이르는 메커니즘
그림 28에 게이트 파괴 제품 A 및 B의 특성 모드(VGSS,VDSS 파형)를 나타낸다. 



파괴 제품 A 모드는 게이트-소스간 및 드레인-소스간이 완전히 쇼트되어 있는 것이다. 파괴 제품 B 모드는 게이트-소스간에 어느 정도의 저항(수십Ω 이상)을 지니고 또한 드레인-소스간은 리크 전류 IDSS가 수mA~수백 mA로 큰 것, 드레인-소스간의 내압파형은 확보되어 있는 것 이다.
파괴 제품 A 모드가 가령 세트에 내장되었을 경우, 당연히 회로는 동작하지 않고 전원투입과 동시에 소자의 드레인-소 스 사이에 단락전류가 흘러 파괴 흔적이 확대된다. 다음에 파괴 제품 B 모드가 세트 회로에 내장되었을 때를 생각해보자. 이 경우, 드레인-소스간 내압은 확보되어 있으므 로(리크 전류 IDSS가 큰 것에 따라서는 소자의 이상 온도상승 이라 알 수도 있지만) 게이트 구동회로의 신호저항 Rs의 상수 와 파괴 제품의 게이트-소스간의 저항값 RGS값에 따라서는 MOSFET의 게이트-소스간에 구동 가능한 전압이 인가된다. 따라서 외관 상 입력 게이트 전압 Vin에 대해 그 전압 VGS 는 그림 29에 나타나 있는 바와 같이 내려가지만 스위칭 동작돼버린다. 



그 상태를 나타낸 것이 그림 29(a)의 VGS-VDS(on)특성이며 이른바 언더 드라이브에 의해 포화영역에서 벗어나 손실이 커진다. 예를 들어 파괴 제품 B 모드의 파괴 직후의 특성으로 게이트-소스간 저항 RGS＝100Ω, 드레인-소스간 리크 전류 IDSS＝1mA인 게이트 파괴 제품이 전원전압 VDD＝ 24V, 게이트 입력전압 Vin＝10V, 게이트 구동신호원 저항 Rs＝22Ω, 반복 on 듀티 D＝0.3인 동작조건의 회로에 장착 됐다고 상정한다.
그렇다면 이 파괴 제품의 게이트 구동전압 VGS, OFF 시의 리크 전류 IDSS에 의한 손실 Poff는 다음 계산식과 같이 각각 VGS＝8.2V, Poff＝16.8mW로 되며 일반적으로 로직 레벨 구 동소자라면(10V 구동소자에서도) 충분히 동작해버린다.

그러나 이 파괴 제품의 게이트-소스간 저항값 RGS(＝100 Ω)나 IDSS＝1mA의 파괴 직후 특성을 변화 없이 확보한다는 것은 있을 수 없으므로 결국 RGS 사이의 저항은 더욱 작아지 게 된다.
그 동안의 과정에서, 게이트 구동전압 VGS가 부족하면 결 과적으로 on 저항 동작영역에서 벗어나 VDS(on)가 커진 상태 에서 동작하게 되어 소비전력 증대 → 발열 → ASO 파괴에 이르게 된다(그림 19(b) 참조).
이러한 경우, 나중에 파괴 샘플을 분해 및 조사하여 해석해 보면 마치 ASO 오버에 의한 열파괴처럼 보일 수도 있지만 마 지막에 트리거로 된 파괴모드는 게이트 파괴모드도 생각할 수 있다.
그러나 파괴흔적이 확대된 샘플에서 후자인가 전자인가를 분별하는 것은 매우 힘들다.

[출처] 4. 파워MOSFET의트러블대책|작성자 맥가이심